Task List

项目总任务和当前完成情况。编号采用类似 chipyolo 的全局递增规则：`ICHIP2-0001`，保持长期稳定引用。

完成9

进行中5

部分完成1

待开始5

编号	状态	任务	说明
ICHIP2-0001	完成	模型结构分析	已确认 MiniCPM5-1B 为 Llama 兼容的 decoder-only 结构，完成参数拆解与负载分析。
ICHIP2-0002	完成	算子覆盖矩阵	GEMV/GEMM、RMSNorm、RoPE、SiLU、QK/PV、softmax、top-k 已纳入覆盖范围。
ICHIP2-0003	完成	cycle / bandwidth 评估	已给出 decoder layer 的计算与带宽模型，并输出分析报告。
ICHIP2-0004	完成	Golden checks	INT8 GEMV tile、QK score、mask score、KV 地址公式已做 Python golden 校验。
ICHIP2-0005	完成	基础仿真环境	现有单元测试、集成测试和顶层 smoke test 均已通过。
ICHIP2-0006	完成	Yosys block-level 综合	MAC、vector、attention、KV、DMA、control、top shell 均可综合。
ICHIP2-0007	完成	日报与站点生成	本地日报、Cloudflare Pages 摘要页、自动生成流程已跑通。
ICHIP2-0008	完成	AXI read-data sink	RDATA 到 SRAM 风格写口的第一版路径已接通并仿真通过。
ICHIP2-0009	进行中	Datapath design	MAC/vector/attention primitives 已建立，仍需 layer scheduler 和更完整的数据通路编排。
ICHIP2-0010	进行中	Bus / storage / DMA design	KV page walker、AXI read adapter、RDATA sink 已完成；FIFO、byte-lane steering、SRAM bank 选择仍待补齐。
ICHIP2-0011	进行中	Verilog RTL	核心单元和 KV 读路径已实现，顶层仍需接入更完整的 scheduler 和外部总线。
ICHIP2-0012	进行中	Timing / area / resource reports	已有分析估算和 Yosys 汇总，但还不是工艺库级 signoff。
ICHIP2-0013	进行中	Daily report and website	日报自动生成和 Cloudflare 发布都已工作，页面还在持续扩展。
ICHIP2-0014	部分完成	KV read writeback path	已完成 RDATA 顺序写回和 destination offset；后续还要做 FIFO、byte-lane steering 和 bank 选择。
ICHIP2-0015	待开始	量化权重文件检查	需要对下载的 safetensors / 量化文件做结构化检查脚本。
ICHIP2-0016	待开始	AXI bus functional model	需要随机化多 beat burst、backpressure 和 response error 的测试模型。
ICHIP2-0017	待开始	Online softmax RTL	需要固定点误差预算和 attention 内核的在线 softmax。
ICHIP2-0018	待开始	Layer scheduler	需要把单块 RTL 编排成真正的 decoder layer 调度器。
ICHIP2-0019	待开始	AXI4 write-side DMA	输出写回、KV append 等写通道还没展开。
ICHIP2-0020	完成	YOLO 性能评估	已生成 `reports/yolo_performance_eval.md`，汇总 YOLOv5s workload、架构候选和瓶颈分析。

说明：编号固定，不随排序变化；后续新增任务继续追加到 `ICHIP2-0021` 起。任务大类通过说明和交付路径表达，不写进主编号。